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公司网站建设须知,wap网站 全屏,中文com域名注册,如何做好网络推广工作目录 1.简介
2.分析
3.锁相环的原理
4.易灵思的PLL资源
5.相位调节#xff0c; 1.简介
在设计中#xff0c;发现每次上电后相位不稳定#xff0c;去掉PLL之后#xff0c;发现相位稳定了
2.分析
所以就对PLL的各种配置和功能进行详细分析和理解#xff0c;以明白问题…目录1.简介2.分析3.锁相环的原理4.易灵思的PLL资源5.相位调节1.简介在设计中发现每次上电后相位不稳定去掉PLL之后发现相位稳定了2.分析所以就对PLL的各种配置和功能进行详细分析和理解以明白问题背后的原理3.锁相环的原理首先我们需要物理上明白这个概念锁相环的原理是什么简单的PLL由频率基准、相位检波器、电荷泵、环路滤波器和压控振荡器VCO组成。其过程是输入信号 鉴相器 低通滤波器 压控振荡器 输出信号鉴相器有两个输入分别是输入信号和压控振荡器的输出信号在二者相位差和频率差不是很大的情况下鉴相器的输出与两输入信号之差成正比鉴相器的输出为模拟信号其通过低通滤波器虑除高频杂波后进入压控振荡器压控振荡器的输出频率随其输入电压的改变而改变从原理图上看PLL实际上是一负反馈系统只要输入信号在正常范围内输出信号在“一定时间内”都能跟上输入信号发生变化后输出信号跟踪输入信号的过程称之为捕获输出信号跟踪完毕时称之为锁定输入信号变化过快导致输出信号无法跟踪时称为失锁。4.易灵思的PLL资源一代Trion PLL支持以下模式Internal– PLL反馈在PLL内部。不用自己定义反馈时钟反馈信号不经过clkmuxGbuf 数据和时钟之间会有一个ClkmuxGbuf的延迟local–PLL使用clkout0。反馈信号不经过clkmuxGbuf 数据和时钟之间会有一个ClkmuxGbuf的延迟core– PLL反馈来自FPGA内核。反馈时钟可以自己选反馈时钟和参考时钟相位对齐数据和时钟之间没有延迟不需要计算。5.相位调节相移CLKOUT 0、45、90、135、180或270度。180和270要求C分频器为2。45和135要求C分频器为4。90要求C分频器为2或4。要相移225度请选择45并反转目的时钟。要相移315度请选择135并反转目的时钟。5.3 差分信号的话只能选择PLL进入选对外部clock来源即可