wordpress header js,南宁seo品牌费用是多少,软文推广做的比较好的推广平台,向祖国建设者致敬网站1. 从零认识SPI Flash#xff1a;为什么FPGA需要它#xff1f; 如果你玩过单片机#xff0c;肯定对EEPROM或者SD卡不陌生#xff0c;它们都是用来存数据的。但在FPGA的世界里#xff0c;我们常常需要一种存储介质#xff0c;它容量比片内RAM大得多#xff0c;掉电后数据…1. 从零认识SPI Flash为什么FPGA需要它如果你玩过单片机肯定对EEPROM或者SD卡不陌生它们都是用来存数据的。但在FPGA的世界里我们常常需要一种存储介质它容量比片内RAM大得多掉电后数据还能保存并且读写速度要足够快能跟上FPGA的逻辑节奏。SPI Flash就是满足这些条件的“明星选手”。简单来说SPI Flash就是一种通过SPI接口访问的、非易失性的存储器。你可以把它想象成一块“固态硬盘”但接口是串行的接线特别简单通常就四根线时钟线、数据输入线、数据输出线和片选线。这种简洁性让它成为FPGA外设中的常客无论是用来存储FPGA的配置比特流上电自动加载还是存放你的应用程序数据、字库、图片都非常方便。我刚开始接触FPGA时总觉得直接操作这种底层存储芯片很复杂时序要求严苛动不动就读写失败。但后来发现只要用Verilog设计一个状态机清晰的控制器把SPI协议的“对话规则”用硬件逻辑固化下来一切就变得井井有条。这个控制器就像是FPGA和Flash芯片之间的“专属翻译官”FPGA只管发命令“存这个”、“取那个”控制器负责把所有繁琐的时序、等待、应答都处理好。这次我们就用Verilog从零开始打造这样一个“翻译官”——SPI Flash读写控制器。我会带你走一遍我踩过坑、填过土的全过程从SPI协议的本质讲起到状态机怎么画代码怎么写最后怎么验证。目标很明确让你看完就能动手在自己的板子上跑起来。2. 吃透SPI协议硬件对话的“摩斯密码”SPI协议本身不复杂但理解透了才能写出稳健的控制器。它就像一个同步的、全双工的“对讲机”协议。2.1 四线制与主从模式SPI通信通常有四个信号SCLK (Serial Clock)时钟信号由主机我们的FPGA产生所有数据传输都踩着这个时钟的节拍进行。MOSI (Master Out Slave In)主机输出从机输入。数据从FPGA流向Flash芯片。MISO (Master In Slave Out)主机输入从机输出。数据从Flash芯片流回FPGA。CS# (Chip Select)片选信号低电平有效。这是“点名”信号只有被FPGA拉低的那个Flash芯片才会竖起耳朵听命令其他芯片则处于“休眠”状态不理睬总线上的动静。这里有个关键点也是新手容易迷糊的地方SPI是全双工的。这意味着在每个时钟周期内主机和从机同时在发送和接收1比特数据。主机通过MOSI线送出一位数据的同时也会从MISO线读回一位数据。即使你本次操作只想写不想读这个读回的过程也会发生读回来的可能是无效数据Dummy Data但你必须完成这个“读取”的动作否则通信时序会乱套。这就像两个人对话即使一方只说“嗯”来应答另一方也得留出听“嗯”的时间。2.2 时钟极性(CPOL)与相位(CPHA)节奏的灵魂这是SPI最核心也最容易出错的地方。它决定了时钟空闲时的状态以及数据采样的边沿。两者组合形成四种模式(模式0-3)。模式CPOL (时钟极性)CPHA (时钟相位)时钟空闲状态数据采样边沿数据输出边沿000低电平第一个边沿 (上升沿)第二个边沿 (下降沿)101低电平第二个边沿 (下降沿)第一个边沿 (上升沿)210高电平第一个边沿 (下降沿)第二个边沿 (上升沿)311高电平第二个边沿 (上升沿)第一个边沿 (下降沿)怎么记呢我自己的经验是抓住“采样边沿”。对于我们的Flash芯片如M25P16它通常支持模式0和模式3。这两种模式有个共同点数据采样都发生在时钟的上升沿。区别在于空闲时时钟是高电平(模式3)还是低电平(模式0)。在我们的项目中为了逻辑设计上更统一我选择了模式3 (CPOL1, CPHA1)。这样空闲时SCLK1数据在SCLK的上升沿被采样锁存在下降沿变化。一个生动的比喻想象SCLK是一条波浪线。CPOL决定了波浪的“海平面”是高还是低。CPHA决定了你是站在波浪“起跳”的瞬间第一个边沿去抓拍数据还是等它“落下”的瞬间第二个边沿去抓拍。我们的控制器和Flash芯片必须约定好同一套抓拍规则否则数据就全对不上了。2.3 Flash芯片的“语言”指令集光有通信规则还不够我们还得知道跟Flash芯片说什么“话”。每一款SPI Flash都有一套自己的指令集就像一套密码本。以M25P16为例几个最常用的指令你必须熟记于心写使能 (WREN, 0x06)这是任何“写”操作编程、擦除前的“开锁”指令。Flash芯片默认是写保护的防止误操作。执行WREN后芯片内部一个写使能锁存器被置位才允许后续的写入。读数据 (READ, 0x03)最常用的指令。发送0x03后紧跟3字节的地址24位可寻址16Mbit然后芯片就会从该地址开始持续输出数据。只要CS#不拉高它可以一直读下去地址自动递增。页编程 (PP, 0x02)向芯片写入数据。同样先发0x02和3字节地址然后紧跟着要写入的数据流。注意它叫“页编程”意味着一次写入操作不能跨页一页通常是256字节。如果你试图写入超过一页的数据多出的部分会从本页开头“绕回”覆盖这绝对是个坑我踩过。扇区擦除 (SE, 0xD8)Flash的特性是只能把1写成0不能直接把0写成1。要想写入新数据必须先把目标区域全部擦成10xFF。扇区擦除就是干这个的一次擦除一个扇区比如M25P16是4KB。擦除前也必须先发WREN指令。读状态寄存器 (RDSR, 0x05)这是个非常实用的指令。Flash在执行写或擦除操作时内部需要时间几毫秒到几秒这段时间它是“忙”的。通过读状态寄存器可以检查忙状态位(WIP)而不是傻傻地等待一个固定的最长时间。我们的参考代码为了简化用了固定延时但我会告诉你怎么改成更高效的查询方式。理解这些指令和它们的时序是设计控制器的第一步。你需要对着数据手册把每个指令的时序图一个时钟一个时钟地看明白。3. 核心架构设计状态机是大脑FIFO是缓存控制器不是一堆散乱的逻辑它需要一个清晰的大脑来指挥。这个大脑就是状态机。同时为了处理数据流我们还需要一个“胃”来临时存放数据这就是FIFO。3.1 顶层状态机设计指挥若定我们的控制器需要处理多种请求读ID、读数据、写数据。写数据又包含写使能、擦除、再写使能、页编程等多个步骤。一个稳健的状态机设计至关重要。我设计的状态机主要包含以下几个状态IDLE空闲等待命令。检测到读ID、读数据或写数据请求后跳转到相应状态。RDID读ID发送0x9F指令并准备接收3字节ID。READ读数据发送0x03指令和3字节地址然后持续接收数据。WAIT等待一个公共的“收尾”状态等待底层的SPI接口模块完成当前所有字节的传输并拉高CS#。WEN_1第一次写使能为扇区擦除(SE)发送0x06指令。SE扇区擦除发送0xD8指令和3字节扇区地址。DEL_SE擦除延时等待擦除操作完成例如3秒。优化点这里可以改为循环读取状态寄存器直到WIP位为0而不是死等。WEN_2第二次写使能为页编程(PP)发送0x06指令。PP页编程发送0x02指令、3字节地址和待写入的数据流。DEL_PP编程延时等待页编程完成例如5ms。同样这里也可以优化为查询状态。状态机的跳转条件非常关键比如从IDLE跳到WEN_1不能简单看write_req信号而要等用户数据通过FIFO准备好了一定数量后fifo_wr_end才触发这确保了写流程的连贯性。每个发送指令的状态如RDID,READ,WEN_1等内部还需要一个字节计数器用来控制当前状态需要发送多少个字节指令地址数据发完了就置位done_flag并跳转到WAIT或下一个状态。3.2 FIFO的应用解耦与缓冲为什么需要FIFO想象一下用户通过UART或者按键慢慢输入要写入的数据而SPI接口一旦启动就需要以相对稳定的速率发送。如果没有缓冲用户输入稍慢SPI发送就会“断粮”导致传输错误。FIFO先进先出队列在这里扮演了“水库”的角色。用户端上游可以随时、不定速地把数据write_data写入FIFO。控制器在PP状态当需要发送数据时就从FIFO中读取fifo_rd_data。fifo_empty和fifo_full信号分别告诉上下游是否可以操作。在我们的flash_control模块里FIFO的写入由write_data_vld控制读取则与PP状态和字节计数器挂钩当cnt_byte 3即发完指令和地址后且FIFO非空时每个时钟周期读出一个数据字节发送。fifo_wr_end信号当FIFO中数据量达到要求写入数时置位是触发整个写流程状态机的关键。3.3 SPI接口模块精准的时序发生器这是控制器的“四肢”负责产生严格符合SPI时序的波形。它本身也是一个状态机管理一次完整的SPI传输会话DLY_1从IDLE跳出先将CS#拉低并保持一小段时间tSHSH如5ns。这是给Flash芯片的准备时间。DATA核心传输状态。在此状态下根据分频计数器cnt_div和位计数器cnt_bit精确地在每个时钟周期的特定相位由CPOL/CPHA决定改变MOSI输出并采样MISO输入。它从上游FIFO读取待发送字节一位一位地移出同时将采样到的位拼接到接收字节里。DLY_2数据发送完毕后上游FIFO空CS#继续保持低电平一段时间tSHSL如100ns确保最后一个数据被妥善处理。HOLD将CS#拉高并保持一段时间。之后回到IDLE等待下一次传输。这个模块的设计要点是精准的时钟分频和边沿控制。例如在50MHz系统时钟下要实现12.5MHz的SCLK4分频就需要一个计数器cnt_div从0数到3。在cnt_div0时更新MOSI数据在cnt_div2对于4分频中间点时采样MISO数据这完美匹配了模式3的时序要求。模块输出的done信号标志着一次完整SPI会话可能包含多个字节的结束是上层状态机重要的同步信号。4. Verilog代码逐行解析与避坑指南纸上得来终觉浅我们直接看核心代码我会把关键点和容易踩的坑标出来。4.1 控制模块 (flash_control.v) 精讲首先看状态定义和跳转逻辑。这部分是控制器的灵魂。localparam IDLE 0, RDID 1, READ 2, WAIT 3, WEN_1 4, SE 5, DEL_SE 6, WEN_2 7, PP 8, DEL_PP 9; reg [4:0] state; // 状态跳转条件赋值部分关键逻辑 assign idle2wen_1 (state IDLE) fifo_wr_end; // 写流程启动条件 assign wen_12se (state WEN_1) done_flag done; assign se2del_se (state SE) done_flag done; assign del_se2wen_2 (state DEL_SE) end_delay_cnt; // 延时结束 assign wen_22pp (state WEN_2) done_flag done; assign pp2del_pp (state PP) done_flag done;坑点1done_flag的作用。done_flag是一个辅助信号在某个状态如SE需要发送的最后一个字节开始发送时end_byte_cnt被置1。而done是SPI接口模块传来的信号表示最后一个字节的传输完全结束包括CS#拉高等后续时序。所以wen_12se (state WEN_1) done_flag done;意味着只有在WEN_1状态的指令字节已开始发送done_flag1且SPI接口已彻底完成该次传输done1后才跳转到SE状态。这确保了状态切换不会打断底层SPI的时序。坑点2字节计数器的灵活性。byte_max根据状态动态变化。always(*) case(state) READ : byte_max 4 read_num_r; // 1指令 3地址 N数据 RDID, SE : byte_max 4; // 1指令 3地址 (RDID地址为哑元) PP : byte_max 4 write_num_r; // 1指令 3地址 N数据 default : byte_max 1; // WEN_1, WEN_2 仅1字节指令 endcase注意READ和PP状态它们发送的数据量是可变的read_num_r/write_num_r。计数器cnt_byte从0开始在tx_ready ~done_flag时递增数到byte_max-1时表示本状态所有字节已开始发送触发end_byte_cnt置位done_flag。坑点3数据发送的多路选择。tx_data根据state和cnt_byte选择数据源。always(*) case(state) PP : case(cnt_byte) 0 : tx_data 8h02; // PP指令 1 : tx_data write_addr_r[23:16]; 2 : tx_data write_addr_r[15:8]; 3 : tx_data write_addr_r[7:0]; default : tx_data fifo_rd_data; // 第4字节后数据来自FIFO endcase ... // 其他状态 endcase当cnt_byte 3时tx_data连接到fifo_rd_data。同时fifo_rd_req信号在PP状态且cnt_byte3且tx_ready且FIFO非空时拉高实现自动从FIFO读取数据并发送。坑点4接收数据的过滤。Flash芯片在收到指令和地址后才会输出有效数据。因此对于READ操作前4个字节指令地址的返回是无效的需要过滤掉。// 滤除不需要的数据 always(*) if(op_flag OP_READ) num_max 4; // 需要滤除1个指令和3个地址 else num_max 1; // RDID只需滤除指令字节 assign add_num_cnt rx_data_vld ~rdid_flag ~read_flag;这里用了一个小计数器cnt_num在rx_data_vld有效且尚未进入有效数据接收阶段时计数。当计满num_max后置位rdid_flag或read_flag此后rx_data_vld有效时read_data和read_data_vld才输出给用户。这个设计很巧妙避免了无效数据污染输出。4.2 SPI接口模块 (spi_master.v) 精讲这个模块的时序是成败关键。以模式3(CPOL1, CPHA1)为例。时钟生成generate if(CPOL 1) begin // 模式3 always(posedge clk or negedge rst_n) if(!rst_n) sclk 1; // 空闲为高 else if(state DATA (cnt_div (DIV_MAX 1))) sclk 0; // 前半周期为低 else sclk 1; // 后半周期为高 end endgeneratecnt_div是系统时钟的分频计数器0到3。当cnt_div 2时SCLK输出低电平否则输出高电平。这样就产生了占空比50%的12.5MHz时钟假设系统时钟50MHzDIV_MAX4。数据发送(MOSI)always(posedge clk or negedge rst_n) if(!rst_n) mosi 0; else if(state DATA (cnt_div 0)) // 模式3在第一个边沿下降沿更新数据 mosi fifo_rd_data[7-cnt_bit]; // MSB先发注意对于模式3数据在SCLK的下降沿cnt_div从3跳回0的瞬间变化在紧接着的上升沿被Flash采样。所以我们选择在cnt_div 0时更新mosi。cnt_bit是当前正在发送的位索引7-cnt_bit实现了从最高位(MSB)开始发送。数据接收(MISO)always(posedge clk or negedge rst_n) if(!rst_n) rx_data 0; else if(state DATA (cnt_div (DIV_MAX 1))) // 第二个边沿上升沿采样 rx_data {rx_data[6:0], miso};对于模式3数据在SCLK的上升沿cnt_div 2稳定我们就在此时采样miso并移位存入rx_data。一个字节8位接收完成后在end_bit_cnt即cnt_bit7且end_div_cnt时产生rx_data_vld有效信号。FIFO读取时机assign fifo_rd_req ~fifo_empty (cnt_bit 7) (cnt_div DIV_MAX - 2);这是一个重要的优化点。我们不能等到一个字节完全发完end_bit_cnt再去读FIFO取下一个字节因为FIFO的empty信号更新可能有延迟。这里提前到cnt_bit7发送最后一个位且cnt_div2时钟周期后半段时就去读取给FIFO留出反应时间确保下一个字节发送时数据已经就绪避免了SCLK上的毛刺和时序错误。这是我仿真调试后才确定的黄金位置。5. 仿真、上板与调试实战代码写完了千万别急着上板。仿真能帮你发现90%的逻辑错误。5.1 搭建测试平台 (Testbench)我们的测试平台flash_control_tb需要实例化控制器flash_control、SPI接口模块spi_master以及一个Flash行为模型m25p16。这个模型可以模拟Flash的读写、擦除和延时行为是仿真验证的利器。测试流程通常这样设计复位后初始化。模拟写操作拉高write_req并连续写入256个随机数据到FIFO。观察状态机是否依次经历WEN_1-SE-DEL_SE-WEN_2-PP-DEL_PPSPI总线上是否正确发出了0x06,0xD8,0x06,0x02等指令流。等待写操作完成可以用wait (flash_control.state IDLE);来同步。模拟读操作拉高read_req请求从同一地址读取256字节。观察接收到的数据是否与之前写入的随机数据一致。模拟读ID操作拉高rdid_req检查返回的3字节ID是否符合芯片手册例如0x20, 0x20, 0x15。在仿真波形里你要重点盯住几个信号state状态机跳转是否符合预期、cs_n/sclk/mosi/misoSPI时序是否正确、tx_data/rx_data收发数据内容、以及read_data_vld有效数据指示。5.2 上板调试与“抓虫”心得仿真通过后就可以综合、布局布线、生成比特流下载到FPGA开发板了。上板调试是另一番天地。必备工具逻辑分析仪LA或者FPGA片内集成的SignalTap II这类调试工具。它们能像示波器一样实时抓取FPGA内部的信号波形比仿真更真实。常见问题与排查完全没反应CS#都不拉低首先检查顶层模块的例化和连线特别是时钟和复位信号。用LA抓一下控制器的state看是否一直卡在IDLE。检查rdid_req/read_req/write_req这些请求信号是否成功送达。按键消抖模块是否工作正常CS#有动作但SCLK没波形或波形不对问题很可能出在SPI接口模块。检查state是否从IDLE进入了DLY_1和DATA。检查fifo_empty信号如果一直为高FIFO空idle2dly_1条件不满足状态机就不会进入数据传输状态。确认tx_data_vld和tx_data在正确的时间点有有效值。能读ID但不能读写数据重点检查地址和数据字节的拼接顺序。Flash通常是大端模式即最高位地址字节先发送。我们的代码write_addr_r[23:16]作为第一个地址字节发送是正确的。检查read_num_r和write_num_r的设置确保不为0。检查FIFO的读写逻辑写数据时write_data_vld和write_data是否同步读数据时fifo_rd_req逻辑是否能在正确时机从FIFO中取出数据。写操作失败数据读回来不对这是最深的水区。首先必须确保目标扇区在写入前已经被擦除这是Flash的特性忘记擦除是新手最常犯的错误。其次检查写使能指令WREN是否在每次SE和PP前都成功发送并完成。最后检查DEL_SE和DEL_PP的延时是否足够。手册给的tSE扇区擦除时间最大是3秒tPP页编程时间最大是5ms。我们的代码用计数器实现延时需要根据你的系统时钟频率准确计算计数值。例如50MHz时钟下等待5ms需要计数 5ms * 50,000,000 Hz 250,000 个周期。一个高级优化将固定延时改为查询状态寄存器。在DEL_SE和DEL_PP状态不要傻等而是插入发送RDSR(0x05)指令和读取状态字节的过程。循环读取直到状态字节的WIP位bit 0变为0。这样能大幅提高效率尤其是在擦除操作时实际时间可能远小于最大时间。6. 进阶优化与扩展思路一个基础能工作的控制器只是起点。在实际项目中我们还需要考虑更多。1. 支持更多指令我们的控制器只实现了最核心的几条指令。你可以很容易地扩展状态机加入块擦除(BE)、整片擦除(CE)、写状态寄存器(WRSR)、深度掉电模式(DP)和唤醒(RDP)等指令只需要增加对应的状态和指令码即可。2. 更高效的写策略目前我们写数据是“擦除-编程”的简单流程。如果要写多个不连续地址每次都擦除整个扇区4KB效率太低。可以设计一个写缓存管理机制在FPGA内部用一块RAM做缓存攒够一个扇区的数据再一次性执行擦除和编程。或者实现更复杂的磨损均衡算法延长Flash寿命。3. 加入错误处理与重试机制目前的控制器假设一切顺利。现实中电源波动、信号干扰可能导致通信失败。可以增加超时检测在WAIT状态设置一个超时计数器如果长时间收不到SPI模块的done信号则产生错误标志并可由上层逻辑发起重试。4. 封装成标准接口将控制器封装成类似RAM的接口如提供addr、wdata、we、re、rdata、busy、done等信号。这样上层用户模块可以像访问一块慢速RAM一样访问Flash无需关心底层复杂的SPI时序和状态管理控制器内部自动处理地址映射、擦除、编程等所有细节。这才是真正实用的IP核。5. 跨时钟域处理如果用户接口和SPI控制器不在同一个时钟域就需要在FIFO和命令请求/响应路径上添加异步FIFO或握手同步电路这是保证系统稳定性的关键。设计一个可靠的SPI Flash控制器就像搭积木核心的状态机、SPI接口、FIFO是基础块。理解每个模块的细节和它们之间的握手协议是调试时快速定位问题的关键。当你第一次看到自己写的控制器成功从Flash中读出预存的数据时那种成就感是无可替代的。希望这份详细的指南和代码剖析能帮你少走弯路顺利点亮这块存储芯片为你的FPGA项目增添强大的数据存储能力。