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张建站

2026/4/8 0:46:59

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核心任务拆解我们要建造一个什么样的存储器让我们把实验要求翻译成“人话”。我们的目标是用4个独立的、每个只能存储8位1字节数据的小RAM组件像搭积木一样拼成一个完整的、容量更大的RAM。这个新拼出来的大RAM必须能听CPU的指挥完成三种任务字节访问单独读写4个小RAM中的任意一个。半字访问同时读写两个连续的小RAM比如0号和1号一起或者2号和3号一起。字访问同时读写全部四个小RAM。这就像你有4个并排的小仓库每个仓库只能放一种零件现在要组建一个物流中心。客户有时只提一种零件字节有时提两种配套零件半字有时要把四种零件作为一个套装整体提走字。你的物流中心必须能根据提货单准确地从对应的仓库里取出正确种类和数量的零件。实验给了我们明确的输入输出引脚定义这是我们的设计蓝图Addr (12位)这是字节地址。注意MIPS架构是字节寻址的每个字节都有一个唯一地址。我们的总存储空间是 2^12 4096 个字节。因为我们是4个RAM拼成的所以每个小RAM实际负责1024个字节。Din (32位)要写入的数据。这里有个关键细节无论哪种访问模式有效数据都放在Din的最低有效位部分。比如写一个字节数据就放在Din[7:0]写半字数据放在Din[15:0]写字数据就是完整的Din[31:0]。高位部分在写入时会被忽略。Mode (2位)访问模式控制信号。通常我们用00表示字访问01表示字节访问10表示半字访问具体编码可根据实验要求调整。WE (1位)写使能。1表示写入0表示读出。这是控制数据流向的总开关。Dout (32位)读出的数据。和Din类似有效数据会放在Dout的低位高位补零。例如读出一个字节这个字节会出现在Dout[7:0]而Dout[31:8]全部为0。我们的核心挑战就是设计一套“控制电路”它能根据Addr、Mode和WE这三个信号精准地生成对4个小RAM的片选、地址和写入数据信号。3. 庖丁解牛地址解码与数据通路的详细设计理解了任务我们就像工程师一样开始画电路框图。最关键的一步是理解地址Addr的每一位是干什么用的。我们的总地址是12位Addr[11:0]。想象一下这4个小RAM我们叫它们RAM0, RAM1, RAM2, RAM3是“并排”放置的。那么Addr[1:0]最低两位这两位的本质是字节偏移量或者叫片选地址。它们决定了在一个32位的“字”内部你要访问的是哪一个字节或哪一对字节。00对应最低字节RAM001对应次低字节RAM110对应次高字节RAM211对应最高字节RAM3。Addr[11:2]高10位这10位是真正的块内地址或者叫行地址。它被同时送到4个小RAM用于在它们各自内部的1024个位置中选中同一个位置。可以理解为这4个RAM在同一“行”的4个格子共同组成了一个32位的存储单元。3.1 读操作设计如何把数据正确地“拿出来”读操作WE0相对简单核心是数据选择器MUX。字模式Mode00最简单。直接把4个RAM的输出每个8位拼接起来就行。RAM0的输出给Dout[7:0]RAM1给Dout[15:8]RAM2给Dout[23:16]RAM3给Dout[31:24]。一次读出完整的32位。半字模式Mode10需要判断是读低半字RAM0和RAM1还是高半字RAM2和RAM3。判断依据是Addr[1]字节地址的倒数第二位。如果Addr[1]0说明要访问的是地址对齐到2字节边界的低半字我们选中RAM0和RAM1的输出拼接到Dout[15:0]同时Dout[31:16]置零。如果Addr[1]1则选中RAM2和RAM3。字节模式Mode01最精细。根据Addr[1:0]最低两位直接选择4个RAM中的一个。例如Addr[1:0]01就只把RAM1的输出放到Dout[7:0]其他所有高位Dout[31:8]都置零。这里的设计体现了“低位补零”的原则确保CPU总能从数据总线固定的低位拿到有效数据简化了后续的符号扩展或零扩展电路。3.2 写操作设计如何把数据准确地“放进去”写操作WE1是设计的难点因为涉及到对特定RAM的写入使能控制。我们不能把数据胡乱地写到所有RAM里必须精确控制。首先我们需要把32位的Din数据“分发”给4个小RAM。每个小RAM的输入我们记为In0, In1, In2, In3各8位。字写入直接分发。In0 Din[7:0], In1 Din[15:8], In2 Din[23:16], In3 Din[31:24]。半字写入根据“忽略高位”和“边界对齐”原则写入的半字数据总是在Din[15:0]。那么对于低半字Addr[1]0In0和In1都应该得到Din[7:0]和Din[15:8]吗不完全是。实际上无论写入低半字还是高半字Din[7:0]总是对应半字中的低字节Din[15:8]对应高字节。因此写入低半字目标为RAM0和RAM1In0 Din[7:0], In1 Din[15:8]。写入高半字目标为RAM2和RAM3In2 Din[7:0], In3 Din[15:8]。而In1和In3在另一种情况下输入应该被忽略通常接0或Din的低位但靠片选信号控制不写入。字节写入最简单写入的字节数据在Din[7:0]。那么In0, In1, In2, In3四个输入都应该接到Din[7:0]。因为具体写入哪个RAM由片选信号决定。数据准备好了接下来就是生成每个RAM的写使能信号我们叫它WE0, WE1, WE2, WE3。每个WE信号必须是全局写使能WE、访问模式Mode和地址主要是Addr[1:0]三者共同决定的。我们需要列一个真值表来分析。模式 (Mode)Addr[1]Addr[0]有效RAM (应被写入)逻辑条件字 (00)XXRAM0, RAM1, RAM2, RAM3WE (Mode00)半字 (10)0XRAM0, RAM1WE (Mode10) (Addr[1]0)半字 (10)1XRAM2, RAM3WE (Mode10) (Addr[1]1)字节 (01)00RAM0WE (Mode01) (Addr[1:0]00)字节 (01)01RAM1WE (Mode01) (Addr[1:0]01)字节 (01)10RAM2WE (Mode01) (Addr[1:0]10)字节 (01)11RAM3WE (Mode01) (Addr[1:0]11)注X表示无关项根据上表我们可以用基本的逻辑门与门、非门、或门来组合出WE0~WE3的表达式。例如WE0 WE ( (Mode00) (Mode10 ~Addr[1]) (Mode01 ~Addr[1] ~Addr[0]) )WE1 WE ( (Mode00) (Mode10 ~Addr[1]) (Mode01 ~Addr[1] Addr[0]) )WE2和WE3的逻辑可以类似推导。在实际的Logisim或Verilog实现中我们可以用多路选择器和比较器来优雅地实现这个逻辑而不是直接写一大串与或表达式这样电路更清晰。4. 实战演练在Logisim中一步步搭建电路理论分析透了我们动手在Logisim里把它搭出来。我强烈建议你跟着步骤做一遍调试过程中遇到的坑会让你理解得更深刻。4.1 搭建基础框架放置四个RAM从元件库找到“Memory”分类下的“RAM”。我们需要修改它的属性。地址位宽Address Bit Width设置为10因为我们用高10位Addr[11:2]作为地址数据位宽Data Bit Width设置为8。这样我们就得到了四个1024x8的RAM。把它们整齐排列分别标记为RAM0, RAM1, RAM2, RAM3。创建输入输出引脚添加以下引脚输入Addr(12位),Din(32位),Mode(2位),WE(1位)。输出Dout(32位)。连接地址线将Addr[11:2]这10根线同时连接到四个RAM的“地址”输入引脚。这一步实现了“块内地址”的共享。4.2 实现读数据通路输出Dout字输出直接用一個“分线器”Bit Extender或者直接连线将RAM3, RAM2, RAM1, RAM0的8位输出依次连接到Dout[31:24], Dout[23:16], Dout[15:8], Dout[7:0]。但这只是字模式下的连接。构建多路选择网络我们需要根据Mode和Addr来选择数据。首先为半字选择用一个2选1多路选择器MUX。它的选择端接Addr[1]。一个输入接{RAM1输出, RAM0输出}拼成16位另一个输入接{RAM3输出, RAM2输出}。这个MUX的输出就是被选中的半字数据16位。然后为字节选择用一个4选1多路选择器MUX。它的选择端接Addr[1:0]。四个输入分别接RAM0, RAM1, RAM2, RAM3的8位输出。这个MUX的输出就是被选中的字节数据8位。最终输出选择现在我们有三个候选数据完整的32位字、选中的16位半字、选中的8位字节。我们需要一个大的多路选择器由Mode信号控制决定Dout最终输出哪一个。同时要确保在输出半字和字节时高位补零。在Logisim中你可以用“多路选择器”配合“位扩展器”来实现或者用隧道Tunnel和分线器灵活组合。4.3 实现写数据通路与控制逻辑这是最考验逻辑设计能力的部分。数据输入分发根据前面分析我们需要生成In0~In3。对于In0字模式时接Din[7:0]半字模式时无论高低半字低字节数据都来自Din[7:0]字节模式时也接Din[7:0]。所以In0其实始终可以连接Din[7:0]因为即使在半字模式写入高半字时RAM0不会被选中WE00所以输入是什么并不影响。这是一个重要的简化。对于In1字模式时接Din[15:8]半字模式写入低半字时接Din[15:8]其他情况半字写高半字、字节写理论上不该写入但为简化也可接Din[7:0]或固定值。更严谨的做法是用一个MUX由Mode和Addr[1]控制选择Din[15:8]还是Din[7:0]。In2和In3可以同理推导。实际操作中为了电路规整我通常会为每个In设计一个小型MUX。生成写使能信号WE0~WE3按照第3部分推导出的逻辑表达式来搭建电路。使用逻辑门工具AND, OR, NOT以及“相等比较器”Comparator来检测Mode的值。例如检测Mode01字节模式可以用一个“相等”元件比较Mode引脚和常量01。然后将比较结果、WE信号、以及Addr的相应位进行逻辑与操作得到每个RAM的写使能。连接将生成的WE0~WE3分别连接到四个RAM的“写使能”引脚通常是sel或WE引脚。将生成的In0~In3连接到四个RAM的“数据输入”引脚。4.4 调试与验证电路搭完后千万别急着庆祝。必须进行彻底测试。初始化RAM在Logisim中可以双击RAM组件手动初始化一些内存数据方便观察读出的值是否正确。设计测试用例这是关键。你需要系统地测试所有访问模式和各种边界地址。字访问设置Mode00WE1给定一个Addr如0x000和Din值如0x89ABCDEF点击时钟脉冲写入。然后设置WE0检查Dout是否等于0x89ABCDEF。再换几个地址测试。半字访问测试低半字设置Mode10Addr[1]0例如Addr0x000或0x002写入Din0x0000AAAA。检查RAM0和RAM1的内容是否被正确写入AA和AA假设小端序而RAM2和RAM3内容不变。读出验证。测试高半字设置Mode10Addr[1]1例如Addr0x004或0x006写入Din0x0000BBBB。检查RAM2和RAM3的内容是否被写入BB和BB。字节访问分别测试Addr[1:0]为00, 01, 10, 11四种情况写入不同的字节值确保只有目标RAM的内容被更改。使用Logisim的“测试向量”功能对于复杂电路手动点击测试效率低且容易遗漏。Logisim的“仿真”菜单中有一个“测试向量”功能你可以编写一个文本文件定义一系列输入Addr, Din, Mode, WE和期望输出Dout然后让Logisim自动运行并比对结果。这是工程化的测试方法能极大提高调试效率。5. 从仿真到现实在FPGA上用Verilog实现Logisim仿真成功了说明我们的逻辑设计是正确的。如果想把它变成真正跑在硬件上的电路我们需要用硬件描述语言HDL来实现。这里以Verilog为例给出一个简洁的实现框架。这个框架直接体现了我们的设计思想你可以把它放到Vivado、Quartus等FPGA开发工具里进行综合和测试。module multi_mode_ram ( input wire [11:0] addr, // 字节地址 input wire [31:0] din, // 写入数据 input wire [1:0] mode, // 00:字, 01:字节, 10:半字 input wire we, // 写使能 output reg [31:0] dout // 读出数据 ); // 定义4个8位宽的RAM块深度为1024 reg [7:0] ram0 [0:1023]; reg [7:0] ram1 [0:1023]; reg [7:0] ram2 [0:1023]; reg [7:0] ram3 [0:1023]; // 提取块内地址和字节偏移 wire [9:0] word_addr addr[11:2]; // 高10位作为RAM地址 wire [1:0] byte_sel addr[1:0]; // 低2位用于片选 // 写操作逻辑使用always块描述组合逻辑生成写使能或用时序逻辑在时钟沿写入 // 注意实际FPGA中RAM通常有同步端口这里为简化用组合逻辑描述使能写入应在时钟沿进行。 wire we0, we1, we2, we3; assign we0 we ((mode 2b00) || // 字模式 (mode 2b10 byte_sel[1] 1b0) || // 半字低 (mode 2b01 byte_sel 2b00)); // 字节00 // ... 类似地推导we1, we2, we3的逻辑表达式 always (posedge clk) begin // 假设有时钟clk if (we0) ram0[word_addr] din[7:0]; if (we1) ram1[word_addr] din[15:8]; // 注意数据位选择 if (we2) ram2[word_addr] din[23:16]; if (we3) ram3[word_addr] din[31:24]; end // 读操作逻辑组合逻辑 always (*) begin case(mode) 2b00: begin // 字模式 dout {ram3[word_addr], ram2[word_addr], ram1[word_addr], ram0[word_addr]}; end 2b10: begin // 半字模式 if (byte_sel[1] 1b0) // 低半字 dout {16b0, ram1[word_addr], ram0[word_addr]}; else // 高半字 dout {16b0, ram3[word_addr], ram2[word_addr]}; end 2b01: begin // 字节模式 case(byte_sel) 2b00: dout {24b0, ram0[word_addr]}; 2b01: dout {24b0, ram1[word_addr]}; 2b10: dout {24b0, ram2[word_addr]}; 2b11: dout {24b0, ram3[word_addr]}; default: dout 32b0; endcase end default: dout 32b0; endcase end endmodule这段代码是一个高度简化的模型重点在于展示地址解码、模式判断和数据选择的核心逻辑。在真实的FPGA项目中你可能会使用IP核来生成真正的双端口RAM并且读写操作通常需要遵守特定的时钟周期规则。但无论如何顶层的控制逻辑——即如何根据mode和addr生成对底层多个RAM块的片选和字节使能信号——其原理与我们刚才在Logisim中设计的完全一致。6. 常见问题与进阶思考做完这个实验你可能会遇到一些坑也可能会产生新的疑问。这里分享几个我当年踩过的坑和后续的思考。问题1我的写入操作好像影响了不该影响的内存位置这几乎肯定是写使能信号WE0~WE3的逻辑出了错。尤其是在半字和字节模式下片选条件没有和地址完全对齐。回头仔细检查你的真值表以及用Logisim的探针功能在仿真时实时观察WE0~WE3这几个信号。在你不希望写入的时候它们必须是0。问题2读出数据的高位没有正确补零。检查你的最终输出选择电路。在字节和半字模式下确保通向Dout高位的线路被强制拉低接GND或者你的多路选择器在输出低位数据的同时高位输出固定为0。问题3这个设计是小端序还是大端序我们这个设计默认采用了小端序Little-Endian的内存组织方式。注意看当进行字访问时Addr指定的地址对应的是32位单元的最低字节RAM0所在的地址。也就是说低字节存放在低地址。这是MIPS架构在特定模式如MIPS32 Release 1在特定配置下和x86等架构常见的格式。理解这一点非常重要因为它决定了数据在内存中的实际布局。如果你需要大端序只需要在连接RAM输出到Dout以及分发Din到RAM输入时将字节顺序反转即可。进阶思考如何支持非对齐访问我们当前的设计有一个重要前提半字访问的地址必须是2字节对齐的Addr[0]0字访问的地址必须是4字节对齐的Addr[1:0]00。这是大多数RISC架构包括MIPS的硬件要求非对齐访问可能会引发异常。但如果某些场景需要支持非对齐访问比如某些CISC架构或特殊需求电路会复杂得多。你可能需要在一个时钟周期内发起两次内存访问或者设计更复杂的数据旋转和拼接电路。这可以作为你深入探索的一个方向。从实验到实际芯片在实际的CPU设计中存储器子系统远比我们这个实验复杂。它包含多级缓存Cache、存储管理单元MMU、总线仲裁等。但我们今天设计的这个多模式RAM控制器可以说是其中最基础、最核心的数据通路部分之一。理解了这个“积木”是如何搭起来的当你以后学习Cache行填充、总线突发传输Burst Transfer时就会有一种豁然开朗的感觉——它们本质上都是在对多个连续的存储单元进行高效的批量访问。把这个实验吃透不仅仅是完成了一个电路更是亲手验证了计算机体系结构中关于存储器组织的核心概念。下次当你用C语言读写一个int变量时你脑子里就能浮现出地址线、片选信号和数据总线是如何协同工作的画面。这种从抽象代码到底层硬件的连接感正是嵌入式开发和体系结构学习的乐趣所在。